栅极驱动电路和显示面板的制作方法

2021-01-25 12:01:50|

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本申请涉及显示技术领域，尤其涉及显示面板制造技术领域，具体涉及栅极驱动电路和显示面板。

背景技术：

对于lcd(lip1uidcrystaldisp1lay，液晶显示)面板而言，采用窄边框技术将栅极驱动电路移至源极驱动电路的同侧，并且在源极驱动电路的对侧设置下拉电路，可以在实现窄边框的同时也确保像素具有足够的充电时间。

目前，下拉电路均通过对时钟信号进行变换以得到需要的下拉信号，再将所述下拉信号作用于对应的栅极信号以实现对栅极信号的下拉；然而，现有的下拉电路只能适用于占空比为50％的时钟信号，对于占空比低于50％的时钟信号而言，部分时钟信号的上升沿比对应的被下拉的栅极信号的下降沿延迟一段时间，造成lcd面板中部分栅极信号无法及时下拉，降低了对应像素的充电时间，以至于lcd面板中不同区域的像素的亮度差异较大，降低了lcd面板的显示画面的均匀性。

因此，有必要提供可以改善像素的充电时间以提高lcd面板的显示画面的均匀性的栅极驱动电路和显示面板。

技术实现要素：

本申请实施例提供栅极驱动电路和显示面板，其中第一下拉模块的第一输入端的信号的下降沿和上升沿分别下拉其第一输出端的信号和其第二输出端的信号，针对占空比为(t-2)/(2*t)的时钟信号，通过“若k％m为奇数，则第k级栅极信号线连接第一输出端，对应的第一输入端连接第(k％m)级时钟信号线，反之，则第k级栅极信号线连接第二输出端，对应的第一输入端连接第[(k％m)+f+g1*t]级时钟信号线，且[(k％m)+f+g1*t]为奇数”的设置方式，其中m为时钟信号线总奇数，t＝m，f＝(t-2)/2；以解决现有的lcd面板的像素驱动电路中部分栅极信号无法及时下拉，降低了对应像素的充电时间，以至于lcd面板中不同区域的像素的亮度差异较大的问题。

本申请实施例提供栅极驱动电路，所述栅极驱动电路包括：

多级时钟信号线，所述多级时钟信号线包括第1级时钟信号线至第m级时钟信号线，所述第1级时钟信号线至所述第m级时钟信号线分别传输第1级时钟信号至第m级时钟信号，每一级时钟信号的周期为(a*t)，每一级时钟信号的占空比为(t-2)/(2*t)，相邻的两级时钟信号之间的偏移量为a，其中，所述m为大于2的偶数，所述a为单位时间段的时长，所述t为每一级时钟信号的一个周期中所述a的数量，所述t等于所述m；

多级栅极信号线，所述多级栅极信号线包括第1级栅极信号线至第n级栅极信号线，所述第1级栅极信号线至所述第n级栅极信号线分别传输第1级栅极信号至第n级栅极信号，第nm级栅极信号线和第(nm+j*m)级栅极信号线均连接第nm级时钟信号线，使得第nm级栅极信号和第(nm+j*m)级栅极信号分别被第nm级时钟信号中对应的一个周期同步，其中，所述n为不小于所述m的整数，所述nm为不小于1且不大于所述m的整数，所述j为正整数；

多个第一下拉模块，所述多个第一下拉模块中每一个第一下拉模块包括第一输入端、第一输出端和第二输出端，所述第一输入端的信号的下降沿和上升沿分别用于下拉所述第一输出端的信号和所述第二输出端的信号，所述第一输入端连接一级时钟信号线，所述第一输出端和所述第二输出端分别连接不同的两级栅极信号线；

其中，对于所述多级栅极信号线中的第k级栅极信号线：

若k％m为奇数，则所述第k级栅极信号线连接其中一第一下拉模块的第一输出端，并且所述第一下拉模块的第一输入端连接第(k％m)级时钟信号线，反之，则所述第k级栅极信号线连接其中一第一下拉模块的第二输出端，并且所述第一下拉模块的第一输入端连接第[(k％m)+f+g1*t]级时钟信号线，其中，所述f为(t-2)/2，所述g1为整数，所述[(k％m)+f+g1*t]为不小于1且不大于所述m的奇数；或者

若k％m为偶数，则所述第k级栅极信号线连接其中一第一下拉模块的第一输出端，并且所述第一下拉模块的第一输入端连接第(k％m)级时钟信号线，反之，则所述第k级栅极信号线连接其中一第一下拉模块的第二输出端，并且所述第一下拉模块的第一输入端连接第[(k％m)+f+g2*t]级时钟信号线，其中，所述g2为整数，所述[(k％m)+f+g2*t]为不小于1且不大于所述m的偶数。

在一实施例中，每一个第一下拉模块还包括：

第一开关晶体管，所述第一开关晶体管连接所述第一输入端和所述第二输出端，所述第一输入端的信号通过所述第一开关晶体管拉低所述第二输出端的信号。

在一实施例中，每一个第一下拉模块还包括第一反相器和第二开关晶体管；

所述第一反相器连接所述第一输入端和所述第二开关晶体管，所述第一反相器用于向所述第二开关晶体管输入第一反相信号，任意时刻所述第一反相信号和所述第一输入端的信号为第一电压或者第二电压，且任意时刻所述第一反相信号与所述第一输入端的信号相异；

所述第二开关晶体管连接所述第一输出端，所述第一反相信号通过所述第二开关晶体管拉低所述第一输出端的信号。

在一实施例中，所述栅极驱动电路还包括：

多个第二下拉模块，所述多个第二下拉模块中每一个第二下拉模块包括第二输入端和第三输出端，所述第二输入端的信号的上升沿用于下拉所述第三输出端的信号，所述第二输入端和所述第三输出端分别连接一级时钟信号线和一级栅极信号线；

其中，对于所述多级栅极信号线中的第k级栅极信号线：

若k％m为奇数，则所述第k级栅极信号线连接其中一第一下拉模块的第一输出端，并且所述第一下拉模块的第一输入端连接第(k％m)级时钟信号线，反之，则所述第k级栅极信号线连接其中一第一下拉模块的第二输出端，并且所述第一下拉模块的第一输入端连接第[(k％m)+f+g1*t]级时钟信号线，或者所述第k级栅极信号线连接其中一第二下拉模块的第三输出端，并且所述第二下拉模块的第二输入端连接第[(k％m)+f+g1*t]级时钟信号线；或者

若k％m为偶数，则所述第k级栅极信号线连接其中一第一下拉模块的第一输出端，并且所述第一下拉模块的第一输入端连接第(k％m)级时钟信号线，反之，则所述第k级栅极信号线连接其中一第一下拉模块的第二输出端，并且所述第一下拉模块的第一输入端连接第[(k％m)+f+g2*t]级时钟信号线，或者所述第k级栅极信号线连接其中一第二下拉模块的第三输出端，并且所述第二下拉模块的第二输入端连接第[(k％m)+f+g2*t]级时钟信号线。

在一实施例中，每一个第二下拉模块还包括：

第三开关晶体管，所述第三开关晶体管连接所述第二输入端和所述第三输出端，所述第二输入端的信号通过所述第三开关晶体管拉低所述第三输出端的信号。

在一实施例中，所述多个第一下拉模块中部分第一下拉模块还包括反相端，所述部分第一下拉模块和所述多个第二下拉模块一一对应，任意时刻所述反相端的信号和对应的第二下拉模块的第二输入端的信号为第三电压或者第四电压，且任意时刻所述反相端的信号与对应的第二下拉模块的第二输入端的信号相异；

其中，所述第二下拉模块的第二输入端的信号和对应的第一下拉模块的第一输入端的信号相同。

在一实施例中，所述栅极驱动电路还包括：

多个第三下拉模块，所述多个第三下拉模块中每一个第三下拉模块包括第三输入端和第四输出端，所述第三输入端的信号的下降沿用于下拉所述第四输出端的信号，所述第三输入端和所述第四输出端分别连接一级时钟信号线和一级栅极信号线；

其中，对于所述多级栅极信号线中的第k级栅极信号线：

若k％m为奇数，则所述第k级栅极信号线连接其中一第一下拉模块的第一输出端，并且所述第一下拉模块的第一输入端连接第(k％m)级时钟信号线，或者所述第k级栅极信号线连接其中一第三下拉模块的第四输出端，并且所述第三下拉模块的第三输入端连接第(k％m)级时钟信号线，反之，则所述第k级栅极信号线连接其中一第一下拉模块的第二输出端，并且所述第一下拉模块的第一输入端连接第[(k％m)+f+g1*t]级时钟信号线；或者

若k％m为偶数，则所述第k级栅极信号线连接其中一第一下拉模块的第一输出端，并且所述第一下拉模块的第一输入端连接第(k％m)级时钟信号线，或者所述第k级栅极信号线连接其中一第三下拉模块的第四输出端，并且所述第三下拉模块的第三输入端连接第(k％m)级时钟信号线，反之，则所述第k级栅极信号线连接其中一第一下拉模块的第二输出端，并且所述第一下拉模块的第一输入端连接[(k％m)+f+g2*t]级时钟信号线。

在一实施例中，每一个第三下拉模块还包括第二反相器和第四开关晶体管；

所述第二反相器连接所述第三输入端和所述第四开关晶体管，所述第二反相器用于向所述第四开关晶体管输入第二反相信号，任意时刻所述第二反相信号和所述第三输入端的信号为第五电压或者第六电压，且任意时刻所述第二反相信号与所述第三输入端的信号相异；

所述第四开关晶体管连接所述第四输出端，所述第二反相信号通过所述第四开关晶体管拉低所述第四输出端的信号。

本申请实施例还提供显示面板，所述显示面板包括如上文任一项所述的栅极驱动电路，所述显示面板还包括显示区、第一区域和第二区域，所述第一区域和所述第二区域相对设置，所述显示区位于所述第一区域和所述第二区域之间，所述多级时钟信号线和所述多级栅极信号线均位于所述显示区的第一区域，所述多个第一下拉模块位于所述显示区的第二区域，所述栅极驱动电路还包括：

多级第一栅极连接线，所述多级第一栅极连接线和所述多级栅极信号线一一对应，所述多级第一栅极连接线贯穿所述显示区，所述多级第一栅极连接线中每一级第一栅极连接线的两端分别连接对应的栅极信号线和对应的第一下拉模块，以电性连接对应的栅极信号线和对应的第一下拉模块。

在一实施例中，所述多级时钟信号线中部分时钟信号线与所述多个第一下拉模块连接，所述栅极驱动电路还包括：

多级下拉连接线，所述多级下拉连接线位于所述第二区域，所述多级下拉连接线和所述部分时钟信号线一一对应，所述多级下拉连接线中每一级下拉连接线连接对应的一级时钟信号线和对应的至少一个第一下拉模块。

本申请提供了栅极驱动电路和显示面板，包括m级时钟信号线、n级栅极信号线和多个第一下拉模块，时钟信号的周期为(a*t)、占空比为(t-2)/(2*t)，相邻两级时钟信号的延迟时间为a，第nm、(nm+j*m)级栅极信号线分别被第nm级时钟信号线其中对应的一个周期同步，第一下拉模块的第一输入端的信号的下降沿和上升沿分别下拉其第一输出端的信号和其第二输出端的信号，针对第k级栅极信号线，本方案通过“若k％m为奇数，则第k级栅极信号线连接第一输出端，对应的第一输入端连接第(k％m)级时钟信号线，反之，则第k级栅极信号线连接第二输出端，对应的第一输入端连接第[(k％m)+f+g1*t]级时钟信号线，且[(k％m)+f+g1*t]为奇数”的设置方式，结合时序图中的“第(m+8*i)级栅极信号g(m)的下降沿和第m级反相时钟信号xck(m)的上升沿对应，第(m-3+8*i)级栅极信号g(m)的下降沿和第m级时钟信号ck(m)的上升沿对应”，因此，本方案中的多级时钟信号可以促进多级极信号的下拉，以缩短多级栅极信号的下降时长，从而改善了像素的充电时间，提高了显示面板的显示画面的均匀性。

附图说明

下面通过附图来对本申请进行进一步说明。需要说明的是，下面描述中的附图仅仅是用于解释说明本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请实施例提供的一种栅极驱动电路的电路图；

图2为本申请实施例提供的另一种栅极驱动电路的电路图；

图3为本申请实施例提供的又一种栅极驱动电路的电路图；

图4为本申请实施例提供的栅极驱动电路中部分信号的时序图；

图5为本申请实施例提供的第一下拉模块的电路图；

图6为本申请实施例提供的第二下拉模块的电路图；

图7为本申请实施例提供的第三下拉模块的电路图；

图8为本申请实施例提供的一种显示面板的结构图；

图9为本申请实施例提供的另一种显示面板的结构图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整的描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请中的术语“第一”、“第二”、“第三”和“第四”等是用于区别不同对象，而不是用于描述特定顺序。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或模块的过程、方法、系统、产品或设备没有限定于已列出的步骤或模块，而是可选地还包括没有列出的步骤或模块，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或模块。

在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。

本申请实施例提供了栅极驱动电路，所述栅极驱动电路包括但不限于以下实施例以及以下实施例的组合。

在一实施例中，如图1所示，所述栅极驱动电路00包括：

多级时钟信号线10，所述多级时钟信号线10包括第1级时钟信号线101至第m级时钟信号线10m，所述第1级时钟信号线101至所述第m级时钟信号线10m分别传输第1级时钟信号至第m级时钟信号，每一级时钟信号的周期为(a*t)，每一级时钟信号的占空比为(t-2)/(2*t)，相邻的两级时钟信号之间的偏移量为a，其中，所述m为大于2的偶数，所述a为单位时间段的时长，所述t为每一级时钟信号的一个周期中所述a的数量，所述t等于所述m；

多级栅极信号线20，所述多级栅极信号线20包括第1级栅极信号线201至第n级栅极信号线20n，所述第1级栅极信号线201至所述第n级栅极信号线20n分别传输第1级栅极信号至第n级栅极信号，第nm级栅极信号线20n和第(nm+j*m)级栅极信号线20(nm+j*m)均连接第nm级时钟信号线10nm，使得第nm级栅极信号和第(nm+j*m)级栅极信号分别被第nm级时钟信号中对应的一个周期同步，其中，所述n为不小于所述m的整数，所述nm为不小于1且不大于所述m的整数，所述j为正整数；

多个第一下拉模块，所述多个第一下拉模块中每一个第一下拉模块包括第一输入端301、第一输出端302和第二输出端303，所述第一输入端301的信号的下降沿和上升沿分别用于下拉所述第一输出端302的信号和所述第二输出端303的信号，所述第一输入端301连接一级时钟信号线，所述第一输出端302和所述第二输出端303分别连接不同的两级栅极信号线；

其中，对于所述多级栅极信号线20中的第k级栅极信号线20k：

若k％m为奇数，则所述第k级栅极信号线20k连接其中一第一下拉模块的第一输出端302，并且所述第一下拉模块的第一输入端301连接第(k％m)级时钟信号线10(k％m)，反之，则所述第k级栅极信号线20k连接其中一第一下拉模块的第二输出端303，并且所述第一下拉模块的第一输入端301连接第[(k％m)+f+g1*t]级时钟信号线10[(k％m)+f+g1*t]，其中，所述f为(t-2)/2，所述g1为整数，所述[(k％m)+f+g1*t]为不小于1且不大于所述m的奇数；或者

若k％m为偶数，则所述第k级栅极信号线连20k接其中一第一下拉模块的第一输出端302，并且所述第一下拉模块的第一输入端301连接第(k％m)级时钟信号线10(k％m)，反之，则所述第k级栅极信号线20k连接其中一第一下拉模块的第二输出端303，并且所述第一下拉模块的第一输入端301连接第[(k％m)+f+g2*t]级时钟信号线10[(k％m)+f+g2*t]，其中，所述g2为整数，所述[(k％m)+f+g2*t]为不小于1且不大于所述m的偶数。

可以理解的，所述多级时钟信号线的总级数m、每一级时钟信号的每一个周期中的单位时长a的数量t和每一级时钟信号的占空比有如下关系：例如当总级数m＝t＝8时，每一级时钟信号的占空比为(t-2)/(2*t)＝3/8，又例如当总级数m＝t＝12时，每一级时钟信号的占空比为(t-2)/(2*t)＝5/12，即本实施例主要针对占空比不等于50％的时钟信号。

需要注意的是，如图1所示，所述栅极驱动电路00还包括：多级转化模块，所述多级转化模块包括第1级转化模块01至第n级转化模块0n，所述第1级转化模块01至所述第n级转化模块0n分别和所述第1级栅极信号线201至所述第n级栅极信号线20n一一对应，所述第一级转化模块01至所述第n级转化模块0n中每一个转化模块的两端分别连接对应的栅极信号线和对应的时钟信号线，所述第1级转化模块01至所述第n级转化模块0n分别用于将对应的时钟信号线中传输的时钟信号转化为对应的栅极信号并将对应的栅极信号传输至对应的栅极信号线。例如，第n级时钟信号线10n和第n级栅极信号线20n之间设有第n级转化模块0n，所述第n级转化模块0n使得所述第n级栅极信号被所述第n级时钟信号中其中一个周期同步，即所述第n级栅极信号为所述第n级时钟信号中其中一个周期内的信号，其中，所述n为不小于1且不大于所述n的整数。其中，所述第n级栅极信号中的高电压可以等于所述第n级时钟信号中的对应的周期内的高电压，但是，所述第n级栅极信号中的低电压可以大于所述第n级时钟信号中的对应的周期内的低电压，因此，可以通过所述多级时钟信号拉低所述多级栅极信号。

进一步的，如图1所示，由于所述第一输入端301连接一级时钟信号线，即第一输入端301的信号和对应的时钟信号线中传输的时钟信号相同。例如，图1中右侧的第一下拉模块的第一输入端301连接第1级时钟信号线101，即右侧的第一下拉模块的第一输入端301的信号和第1级时钟信号相同。

其中，如图2-3所示，此处以m＝t＝8为例进行说明。具体的，所述多级时钟信号线10包括第1级时钟信号线101至第8级时钟信号线108，所述多级栅极信号线20包括第1级栅极信号线201至第n级栅极信号线20n，第nm级栅极信号线20nm和第(nm+8*j)级栅极信号线20(nm+8*j)均连接第nm级时钟信号线10nm，使得第nm级栅极信号和第(nm+8*j)级栅极信号均被第nm级时钟信号中其中一个周期同步，其中，所述nm可以取遍不小于1且不大于所述m的所有整数，所述j可以取遍所有正整数。例如，取nm＝1，即表示第1级栅极信号线201、第9级栅极信号线209、第17级栅极信号线等级数递增8的多级栅极信号线分别通过对应的转化模块均连接第1级时钟信号线101；取nm＝2，即表示第2级栅极信号线202、第10级栅极信号线2010、第18级栅极信号线等级数递增8的多级栅极信号线分别通过对应的转化模块均连接第2级时钟信号线102。

可以理解的，图2-3的实施例中的所述多级栅极信号线的排列顺序不同于图1的实施例中的所述多级栅极信号线的排列顺序，而是根据每一级栅极信号线与对应的第一下拉模块的连接情况，根据就近原则排列所述多级栅极信号线，将可以共用同一个第一下拉模块的两级栅极信号线相邻设置，有效地避免了所述多级栅极信号线的线路设置的较长或者较弯折，以至于线路之间短路或者线路中的信号相互干扰的问题。

在一实施例中，如图1-3所示，在所述多个第一下拉模块和所述多级时钟信号线10之间可以设置显示区域000，此处用于表明所述显示区域000和所述栅极驱动电路00的相对位置关系，并不表示所述显示区域000和所述栅极驱动电路00的相对尺寸关系。当然，以上实施例并不限制于所述显示区域000位于所述多个第一下拉模块和所述所述多级时钟信号线10之间，例如，所述显示区域000还可以位于所述多个第一下拉模块远离所述多级时钟信号线10的一侧或者所述多级时钟信号线10远离所述多个第一下拉模块的一侧。可以理解的，所述显示区域000中可以设有发光层或者液晶层，所述发光层或者所述液晶层可以在所述栅极驱动电路00以及其它电路的控制下以进行画面显示。

其中，如图4所示，所述第1级时钟信号线101至所述第8级时钟信号线108分别传输第1级时钟信号ck(1)至第8级时钟信号ck(8)，每一级时钟信号的周期为8a，每一级时钟信号的占空比为3/8，相邻的两级时钟信号之间的偏移量为a。例如，第3级时钟信号ck(3)比第2级时钟信号ck(2)延迟a，第2级时钟信号ck(2)比第1级时钟信号ck(1)延迟a。可以理解的，由于a为单位时间段的时长，每一级时钟信号的每一个周期内可以依次包括持续时长为(3*a)的第一高电压和持续时长为(5*a)的第二低电压。

进一步的，第nm级栅极信号线20nm和第(nm+8*j)级栅极信号线20(nm+8*j)等级数递增8的多级栅极信号线分别通过对应的第nm转化模块0nm均连接第nm级时钟信号线10nm，以分别被第nm级时钟信号ck(nm)中对应的周期同步。具体的，当nm为任意不小于1且不大于8的整数，且j为任意正整数时，第nm级栅极信号g(nm)通过对应的转化模块0nm被第nm级时钟信号ck(nm)中第1个周期同步，第(nm+8*j)级栅极信号g(nm+8*j)通过对应的转化模块0(nm+8*j)被第nm级时钟信号ck(nm)中第(j+1)个周期同步；由此可见，任意转化模块0(nm+8*j)选取的对应的时钟信号ck(nm)中被同步的周期的序数与所述j相关。如图4所示，其中m为不小于1且不大于8的整数，例如第m级栅极信号g(m)可以被第m级时钟信号ck(m)中的其中一个周期t1同步，又例如第(m+1)级栅极信号g(m+1)可以被第(m+1)级时钟信号ck(m+1)中的其中一个周期t2同步，其中周期t2比周期t1延迟a，第(m+8)级栅极信号g(m+8)可以被第m级时钟信号ck(m)中的其中一个周期t3同步，其中第m级时钟信号ck(m)中的周期t3为位于周期t1后的一个周期。

再进一步的，如图4所示，任意时刻，第m级时钟信号ck(m)的反相时钟信号xck(m)和所述第m级时钟信号ck(m)之和为定值，且所述反相时钟信号xck(m)和所述第m级时钟信号ck(m)的电压不同，例如在任意一个周期内，第m级时钟信号ck(m)的一个周期内可以依次包括持续时长为(3*a)的所述第一高电压和持续时长为(5*a)的所述第二低电压，相反的，第m级反相时钟信号xck(m)的一个周期内可以依次包括持续时长为(3*a)的所述第二低电压和持续时长为(5*a)的所述第一高电压。

需要注意的是，如图4所示，当所述m为大于3且不大于8的整数时，根据上文所述多级时钟信号同步所述多级栅极信号的规则可以得到第(m+5)级栅极信号g(m+5)和第(m-3)级栅极信号g(m-3)的时序图。其中，第m级栅极信号g(m)的下降沿和第m级反相时钟信号xck(m)的上升沿对应，且第(m+5)级栅极信号g(m+5)和第(m-3)级栅极信号g(m-3)的下降沿和第m级时钟信号ck(m)的上升沿对应；进一步的，由于每一级时钟信号均为周期信号，即第(m+8*i1)级栅极信号g(m)的下降沿也和第m级反相时钟信号xck(m)的上升沿对应，第(m-3+8*i2)级栅极信号g(m)的下降沿也和第m级时钟信号ck(m)的上升沿对应，其中，所述i1和所述i2均为不小于0的整数，且所述i1和所述i2可以相等或者不等；因此，第m级反相时钟信号xck(m)可以拉低第(m+8*i1)级栅极信号g(m+8*i1)，第m级时钟信号ck(m)可以拉低第(m-3+8*i2)级栅极信号g(m-3+8*i2)。

可以理解的，在每一个第一下拉模块中，所述第一输入端301的信号的下降沿和上升沿分别用于下拉所述第一输出端302的信号和所述第二输出端303的信号，其中所述第一输入端301的信号的下降沿用于下拉所述第一输出端302的信号具体表现为：所述第一输入端301的信号对应的反相信号的上升沿用于下拉所述第一输出端302的信号。结合上文分析可知：若第m级时钟信号线10m连接至所述第一输入端301，则所述第一输入端301的信号为ck(m)，对应的反相信号为xck(m)，即所述第一输入端301的信号对应的反相信号xck(m)的上升沿可以下拉所述第一输出端302的信号，以及所述第一输入端301的信号ck(m)的上升沿可以下拉所述第二输出端303的信号，因此，同一个第一下拉模块中，所述第一输出端302可以连接第(m+8*i1)级栅极信号线20(m+8*i1)，以及所述第二输出端303可以连接第(m-3+8*i2)级栅极信号线20(m-3+8*i2)。

因此，对于任意一个第一下拉模块而言，所述第一输入端301连接第m级时钟信号线10m，所述第一输出端302和所述第二输出端303分别可以连接第(m+8*i1)级栅极信号线20(m+8*i1)和第(m-3+8*i2)级栅极信号线20(m-3+8*i2)。

一方面，可以选取所有级数为奇数的时钟信号线作为下拉信号。如图2所示，例如，所述第一输入端301连接第1级时钟信号线101时，所述第一输出端302和所述第二输出端303分别可以连接第(1+8*i1)级栅极信号线20(1+8*i1)和第(-2+8*i2)级栅极信号线20(-2+8*i2)；又例如，所述第一输入端301连接第3级时钟信号线103时，所述第一输出端302和所述第二输出端303分别可以连接第(3+8*i1)级栅极信号线20(3+8*i1)和第(8*i2)级栅极信号线20(8*i2)；再例如，所述第一输入端301连接第5级时钟信号线105时，所述第一输出端302和所述第二输出端303分别可以连接第(5+8*i1)级栅极信号线20(5+8*i1)和第(2+8*i2)级栅极信号线20(2+8*i2)。

进一步的，在以m＝t＝8为例的基础上，则此处应按照“若k％m为奇数，则所述第k级栅极信号线20k连接其中一第一下拉模块的第一输出端302”的相关连线方式进行连接。

如图2所示，对于第1级栅极信号线201而言，其中k＝1，k％m＝1，即k％m为奇数，则所述第1级栅极信号线201连接其中一第一下拉模块的第一输出端302，并且所述第一下拉模块的第一输入端301连接第1级时钟信号线101；同理，例如第3级栅极信号线203连接其中一第一下拉模块的第一输出端302，并且所述第一下拉模块的第一输入端301连接第3级时钟信号线103；又例如第5级栅极信号线205连接其中一第一下拉模块的第一输出端302，并且所述第一下拉模块的第一输入端301连接第5级时钟信号线105；再例如第9级栅极信号线209连接其中一第一下拉模块的第一输出端302，并且所述第一下拉模块的第一输入端301连接第1级时钟信号线101。

如图2所示，对于第2级栅极信号线201而言，其中k＝2，k％m＝2，即k％m为偶数，且f＝(t-2)/2＝3，由于[(k％m)+f+g1*t]为不小于1且不大于所述m的奇数、所述g1为整数，即[(k％m)+f+g1*t]＝5，则所述第2级栅极信号线202连接其中一第一下拉模块的第二输出端303，并且所述第一下拉模块的第一输入端301连接第5级时钟信号线105；同理，例如第4级栅极信号线204连接其中一第一下拉模块的第二输出端303，并且所述第一下拉模块的第一输入端301连接第7级时钟信号线107；第6级栅极信号线206连接其中一第一下拉模块的第二输出端303，并且所述第一下拉模块的第一输入端301连接第1级时钟信号线101；再例如第10级栅极信号线2010连接其中一第一下拉模块的第二输出端303，并且所述第一下拉模块的第一输入端301连接第5级时钟信号线105。

另一方面，可以选取所有级数为偶数的时钟信号线作为下拉信号。如图3所示，例如，所述第一输入端301连接第2级时钟信号线102，所述第一输出端302和所述第二输出端303分别可以连接第(2+8*i1)级栅极信号线20(2+8*i1)和第(-1+8*i2)级栅极信号线20(-1+8*i2)；又例如，所述第一输入端301连接第4级时钟信号线104，所述第一输出端302和所述第二输出端303分别可以连接第(4+8*i1)级栅极信号线20(4+8*i1)和第(1+8*i2)级栅极信号线20(1+8*i2)；再例如，所述第一输入端301连接第6级时钟信号线106，所述第一输出端302和所述第二输出端303分别可以连接第(6+8*i1)级栅极信号线20(6+8*i1)和第(3+8*i2)级栅极信号线20(3+8*i2)。

同理，在以m＝t＝8为例的基础上，则此处以按照“若k％m为偶数，则所述第k级栅极信号线连20k接其中一第一下拉模块的第一输出端302”的相关连线方式进行连接。

如图3所示，对于第2级栅极信号线201而言，其中k＝2，k％m＝2，即k％m为偶数，则所述第2级栅极信号线202连接其中一第一下拉模块的第一输出端302，并且所述第一下拉模块的第一输入端301连接第2级时钟信号线102；同理，例如第4级栅极信号线204连接其中一第一下拉模块的第一输出端302，并且所述第一下拉模块的第一输入端301连接第4级时钟信号线104；又例如第6级栅极信号线206连接其中一第一下拉模块的第一输出端302，并且所述第一下拉模块的第一输入端301连接第6级时钟信号线106；再例如第10级栅极信号线2010连接其中一第一下拉模块的第一输出端302，并且所述第一下拉模块的第一输入端301连接第2级时钟信号线102。

如图3所示，对于第1级栅极信号线201而言，其中k＝1，k％m＝1，即k％m为奇数，且f＝(t-2)/2＝3，由于[(k％m)+f+g2*t]为不小于1且不大于所述m的奇数、所述g2为整数，即[(k％m)+f+g2*t]＝4，则所述第1级栅极信号线201连接其中一第一下拉模块的第二输出端303，并且所述第一下拉模块的第一输入端301连接第4级时钟信号线104；同理，例如第3级栅极信号线203连接其中一第一下拉模块的第二输出端303，并且所述第一下拉模块的第一输入端301连接第6级时钟信号线106；第5级栅极信号线205连接其中一第一下拉模块的第二输出端303，并且所述第一下拉模块的第一输入端301连接第8级时钟信号线108；再例如第9级栅极信号线209连接其中一第一下拉模块的第二输出端303，并且所述第一下拉模块的第一输入端301连接第4级时钟信号线104。

综上所述，当所述多级时钟信号的占空比为(t-2)/(2*t)时，无论选取所有级数为奇数的时钟信号线作为下拉信号或者选取所有级数为偶数的时钟信号线作为下拉信号，所述多级栅极信号均可以按照所述连接方式被相应的时钟信号下拉，故以上实施例可以实现当多级时钟信号的占空比不等于50％时，对所述多级栅极信号及时进行下拉，缩短了所述多级栅极信号的下降时长，改善了对应像素的充电时间，提高了显示面板的显示画面的均匀性。

在一实施例中，如图5所示，每一个第一下拉模块还包括：第一开关晶体管304，所述第一开关晶体管304连接所述第一输入端301和所述第二输出端303，所述第一输入端301的信号通过所述第一开关晶体管304拉低所述第二输出端303的信号。

具体的，如图5所示，所述第一开关晶体管304可以为n型晶体管，所述第一开关晶体管304的源极连接第一电压源02，所述第一开关晶体管304的栅极连接对应的第一输入端301，所述第一开关晶体管304的漏极连接对应的第二输出端303，其中所述第一电压源02提供低电压或者接地电压。由n型晶体管的开关特性可知，当源极连接低电压或者接地电压时，若栅极被加载较高的电压时，则n型晶体管导通，漏极的电压被源极的电压拉低。因此，由上文分析可知，当m>3时，若所述第一输入端301连接第m级时钟信号线10m，且所述第二输出端303连接第(m-3+8*i)级栅极信号线20(m-3+8*i)，则第m级时钟信号ck(m)的上升沿可以拉低第(m-3+8*i)级栅极信号g(m-3+8*i)，以缩短第(m-3+8*i)级栅极信号g(m-3+8*i)的下降时长，改善了对应像素的充电时间，提高了显示面板的显示画面的均匀性，其中，所述i为不小于0的整数。

在一实施例中，如图5所示，每一个第一下拉模块还包括第一反相器305和第二开关晶体管306；所述第一反相器305连接所述第一输入端301和所述第二开关晶体管306，所述第一反相器305用于向所述第二开关晶体管306输入第一反相信号，任意时刻所述第一反相信号和所述第一输入端301的信号为第一电压或者第二电压，且任意时刻所述第一反相信号与所述第一输入端301的信号相异；所述第二开关晶体管306连接所述第一输出端302，所述第一反相信号通过所述第二开关晶体管306拉低所述第一输出端302的信号。

具体的，如图5所示，所述第一反相器305包括四个n型晶体管，且每个n型晶体管的源极连接所述第一电压源02，每个n型晶体管的漏极连接第二电压源03，所述第二电压源03提供高电压，根据n型晶体管的相关特性，所述第一反相器305的输入端的信号和输出端的信号满足任意时刻信号不同时为所述第一电压和所述第二电压；进一步的，所述第二开关晶体管306也可以为n型晶体管，所述第二开关晶体管306的源极连接所述第一电压源02，所述第二开关晶体管306的栅极连接所述第一反相器305的输出端，所述第二开关晶体管306的漏极连接对应的第一输出端302，同理，当所述第一反相器305的输入端通过连接所述第一输入端301，以连接第m级时钟信号线10m，且所述第一输出端302连接第(m+8*i)级栅极信号线20(m+8*i)时，则第m级时钟信号ck(m)的下降沿经过所述第一反相器305生成的第m级反相时钟信号xck(m)的上升沿可以拉低第(m+8*i)级栅极信号g(m+8*i)，以缩短第(m+8*i)级栅极信号g(m+8*i)的下降时长，改善了对应像素的充电时间，提高了显示面板的显示画面的均匀性。

进一步的，每一个第一下拉模块还包括第一电容307和第二电容308，所述第一电容307的两端分别连接所述第一开关晶体管304的漏极和所述第一反相器305的输出端，所述第二电容308的两端分别连接所述第二开关晶体管306的漏极和与所述第一输入端301的信号相同的线路。可以理解的，所述第一反相器305的输出端的信号与所述第二开关晶体管306的栅极的信号之间互为反相信号，所述第一输入端301的信号与所述第二开关晶体管306的栅极的信号之间互为反相信号，因此，所述第一电容307和所述第二电容308分别可以解决第一开关晶体管304的电容耦合和第二开关晶体管306的电容耦合而造成的对应的栅极信号失真的问题。

在一实施例中，如图6所示，所述栅极驱动电路00还包括：

多个第二下拉模块，所述多个第二下拉模块中每一个第二下拉模块包括第二输入端401和第三输出端402，所述第二输入端401的信号的上升沿用于下拉所述第三输出端402的信号，所述第二输入端401和所述第三输出端402分别连接一级时钟信号线和一级栅极信号线；

其中，对于所述多级栅极信号线中的第k级栅极信号线：

若k％m为奇数，则所述第k级栅极信号线连接其中一第一下拉模块的第一输出端302，并且所述第一下拉模块的第一输入端301连接第(k％m)级时钟信号线，反之，则所述第k级栅极信号线连接其中一第一下拉模块的第二输出端303，并且所述第一下拉模块的第一输入端301连接第[(k％m)+f+g1*t]级时钟信号线，或者所述第k级栅极信号线连接其中一第二下拉模块的第三输出端402，并且所述第二下拉模块的第二输入端401连接第[(k％m)+f+g1*t]级时钟信号线；或者

若k％m为偶数，则所述第k级栅极信号线连接其中一第一下拉模块的第一输出端302，并且所述第一下拉模块的第一输入端301连接第(k％m)级时钟信号线，反之，则所述第k级栅极信号线连接其中一第一下拉模块的第二输出端402，并且所述第一下拉模块的第一输入端401连接第[(k％m)+f+g2*t]级时钟信号线，或者所述第k级栅极信号线连接其中一第二下拉模块的第三输出端402，并且所述第二下拉模块的第二输入端401连接第[(k％m)+f+g2*t]级时钟信号线。

需要注意的是，本实施例和上文图2-3中的实施例的区别在于，本实施例中除了包括所述第一下拉模块，还包括所述第二下拉模块，并且在每一个所述第二下拉模块中，所述第二输入端401的信号的上升沿用于下拉所述第三输出端402的信号，即每一个所述第二下拉模块仅用于下拉对应的一级栅极信号；进一步的，由图4可知，当m>3时，第(m-3+8*i)级栅极信号g(m-3+8*i)的下降沿和第m级时钟信号ck(m)的上升沿对应，且根据第二下拉模块的功能，即第m级时钟信号ck(m)可以拉低第(m-3+8*i)级栅极信号g(m-3+8*i)，故对于任意一个第二下拉模块而言，所述第二输入端401连接第m级时钟信号线10m，所述第三输出端402可以连接第(m-3+8*i)级栅极信号线。

在一实施例中，如图6所示，每一个第二下拉模块还包括：第三开关晶体管403，所述第三开关晶体管403连接所述第二输入端401和所述第三输出端402，所述第二输入端401的信号通过所述第三开关晶体管403拉低所述第三输出端402的信号。

具体的，如图6所示，所述第三开关晶体管403可以为n型晶体管，所述第三开关晶体管403的源极连接所述第一电压源02，所述第三开关晶体管403的栅极连接对应的第二输入端401，所述第三开关晶体管403的漏极连接对应的第三输出端402，此处可以参考上文关于所述第一开关晶体管304的相关描述。同理，当m>3时，若所述第二输入端401连接第m级时钟信号线10m，且所述第三输出端402连接第(m-3+8*i)级栅极信号线20(m-3+8*i)，则第m级时钟信号ck(m)的上升沿可以拉低第(m-3+8*i)级栅极信号g(m-3+8*i)，以缩短第(m-3+8*i)级栅极信号g(m-3+8*i)的下降时长，改善了对应像素的充电时间，提高了显示面板的显示画面的均匀性。

进一步的，每一个第二下拉模块还包括第三电容404，所述第三电容404的两端分别连接所述第三开关晶体管403的漏极和所述第二输入端401的信号的反相信号，且所述第二输入端401的信号的反相信号和所述第三开关晶体管403的栅极的信号相反，同理，所述第三电容404可以解决第三开关晶体管403的电容耦合而造成的对应的栅极信号失真的问题。

在一实施例中，如图5所示，所述多个第一下拉模块中部分第一下拉模块还包括反相端309，所述部分第一下拉模块和所述多个第二下拉模块一一对应，任意时刻所述反相端309的信号和对应的第二下拉模块的第二输入端401的信号为第三电压或者第四电压，且任意时刻所述反相端309的信号与对应的第二下拉模块的第二输入端401的信号相异；其中，所述第二下拉模块的第二输入端401的信号和对应的第一下拉模块的第一输入端301的信号相同。

可以理解的，由于所述第三电容404远离所述第三开关晶体管403的一端需要连接所述第二输入端401的信号的反相信号才能实现以上功能，但所述第二下拉模块不包含反相器，需要注意的是，在所述第二下拉模块的第二输入端401的信号和对应的第一下拉模块的第一输入端301的信号相同的前提下，对应的第一下拉模块的反相端309的信号实质上是所述第二下拉模块的第二输入端401的信号的反相信号，因此，所述第二下拉模块可以共用对应的第一下拉模块的反相器305，即所述第三电容404的远离所述第三开关晶体管403的一端可以连接对应的第一下拉模块的反相端309。

在一实施例中，如图7所示，所述栅极驱动电路还包括：

多个第三下拉模块，所述多个第三下拉模块中每一个第三下拉模块包括第三输入端501和第四输出端502，所述第三输入端501的信号的下降沿用于下拉所述第四输出端502的信号，所述第三输入端501和所述第四输出端502分别连接一级时钟信号线和一级栅极信号线；

其中，对于所述多级栅极信号线中的第k级栅极信号线：

若k％m为奇数，则所述第k级栅极信号线连接其中一第一下拉模块的第一输出端302，并且所述第一下拉模块的第一输入端301连接第(k％m)级时钟信号线，或者所述第k级栅极信号线连接其中一第三下拉模块的第四输出端502，并且所述第三下拉模块的第三输入端501连接第(k％m)级时钟信号线，反之，则所述第k级栅极信号线连接其中一第一下拉模块的第二输出端303，并且所述第一下拉模块的第一输入端301连接第[(k％m)+f+g1*t]级时钟信号线；或者

若k％m为偶数，则所述第k级栅极信号线连接其中一第一下拉模块的第一输出端302，并且所述第一下拉模块的第一输入端301连接第(k％m)级时钟信号线，或者所述第k级栅极信号线连接其中一第三下拉模块的第四输出端502，并且所述第三下拉模块的第三输入端501连接第(k％m)级时钟信号线，反之，则所述第k级栅极信号线连接其中一第一下拉模块的第二输出端303，并且所述第一下拉模块的第一输入端301连接[(k％m)+f+g2*t]级时钟信号线。

需要注意的是，本实施例和上文图2-3中的实施例的区别在于，本实施例中除了包括所述第一下拉模块，还包括所述第三下拉模块，并且在每一个所述第三下拉模块中，所述第三输入端501的信号的下降沿用于下拉所述第四输出端502的信号，即每一个所述第三下拉模块仅用于下拉对应的一级栅极信号；进一步的，由图4可知，当m>0时，第(m+8*i)级栅极信号g(m+8*i)的下降沿和第m级反相时钟信号xck(m)的上升沿对应，故第(m+8*i)级栅极信号g(m)的下降沿和第m级时钟信号ck(m)的下降沿对应，且根据第三下拉模块的功能，即第m级时钟信号ck(m)经过变化后得到的第m级反相时钟信号xck(m)可以拉低第(m+8*i)级栅极信号g(m+8*i)，故对于任意一个第三下拉模块而言，所述第三输入端501连接第m级时钟信号线10m，所述第四输出端502可以连接第(m+8*i)级栅极信号线。

在一实施例中，如图7所示，每一个第三下拉模块还包括第二反相器503和第四开关晶体管504；所述第二反相器503连接所述第三输入端501和所述第四开关晶体管504，所述第二反相器503用于向所述第四开关晶体管504输入第二反相信号，任意时刻所述第二反相信号和所述第三输入端501的信号为第五电压或者第六电压，且任意时刻所述第二反相信号与所述第三输入端501的信号相异；所述第四开关晶体管504连接所述第四输出端502，所述第二反相信号通过所述第四开关晶体管504拉低所述第四输出端502的信号。

具体的，如图7所示，所述第四开关晶体管504可以为n型晶体管，所述第四开关晶体管504的源极连接所述第一电压源02，所述第四开关晶体管504的栅极连接所述第二反相器503的输出端，所述第四开关晶体管504的漏极连接对应的第四输出端502，此处可以参考上文关于所述第一反相器305和所述第二开关晶体管306的相关描述。同理，当m>0时，若所述第二反相器503的输入端通过连接所述第三输入端501，以连接第m级时钟信号线10m，且所述第四输出端502连接第(m+8*i)级栅极信号线20(m+8*i)，则第m级时钟信号ck(m)的下降沿经过所述第二反相器503生成的第m级反相时钟信号xck(m)的上升沿可以拉低第(m+8*i)级栅极信号g(m+8*i)，以缩短第(m+8*i)级栅极信号g(m+8*i)的下降时长，改善了对应像素的充电时间，提高了显示面板的显示画面的均匀性。

进一步的，每一个第三下拉模块还包括第四电容505，所述第四电容505的两端分别连接所述第四开关晶体管504的漏极和与所述第三输入端501的信号相同的线路，且所述第三输入端501的信号与所述第四开关晶体管504的栅极的信号相反，同理，所述第四电容505可以解决第四开关晶体管504的电容耦合而造成的对应的栅极信号失真的问题。

本申请实施例还提供了显示面板，如图8-9所示，所述显示面板100包括如上文任一项所述的栅极驱动电路00，所述显示面板100包括显示区04、第一区域05和第二区域06，所述第一区域05和所述第二区域06相对设置，所述显示区04位于所述第一区域05和所述第二区域06之间，所述多级时钟信号线10和所述多级栅极信号线20均位于所述第一区域05，所述多个第一下拉模块位于所述第二区域06，所述栅极驱动电路00还包括：多级第一栅极连接线60，所述多级第一栅极连接线60和所述多级栅极信号线20一一对应，所述多级第一栅极连接线60贯穿所述显示区04，所述多级第一栅极连接线60中每一级第一栅极连接线的两端分别连接对应的栅极信号线和对应的第一下拉模块，以电性连接对应的栅极信号线和对应的第一下拉模块。

其中，所述显示面板可以为lcd显示面板、oled(organiclight-emittingdiode，有机发光二极管)显示面板或者microled(microlightemittingdiode，微型发光二极管)显示面板。

其中，所述第一区域05和所述第二区域06可以分别位于所述显示区04的上方和下方，或者分别位于所述显示区04的左方和右方，进一步的，所述显示面板100还可以包括源极驱动电路，所述源极驱动电路可以和所述栅极驱动电路00设于所述显示面板100中除所述显示区04外的同一区域，例如图8-9中，根据所述栅极驱动电路00的设置区域，所述源极驱动电路可以设于所述第一区域05或者所述第二区域06，以避免在所述显示面板100两侧设置额外的区域以承载所述源极驱动电路，提高了所述显示面板100的屏占比。

具体的，如图8-9所示，此处以所述多级时钟信号线10包括第1级时钟信号线101至第8级时钟信号线108为例进行说明。根据上文分析可知，m为任意不小于1且不大于8的整数，且j为任意正整数时，第m级栅极信号线和第(m+8*j)级栅极信号线均连接第m级时钟信号线，使得第m级栅极信号和第(m+8*j)级栅极信号分别被第m级时钟信号中第1个周期和第(j+1)个周期同步，即此处第1、9、17级栅极信号线均连接第1级时钟信号线101，第2、10、18级时栅极号线均连接第2级时钟信号线，第3、11、19级栅极信号线均连接第3级时钟信号线，第4、12、20级栅极信号线均连接第4级时钟信号线，以此类推，第8、16级栅极信号线均连接第8级时钟信号线。其中，所述多级栅极信号线20中每一级栅极信号线和对应的时钟信号线之间设有一个转化模块，例如，第4级栅极信号线204和第4级时钟信号线104之间设有一个第4转化模块04，第6级栅极信号线206和第6级时钟信号线106之间设有一个第6转化模块06，第7级栅极信号线207和第7级时钟信号线107之间设有一个第7转化模块07，第23级栅极信号线2023和第5级时钟信号线105之间设有一个第29转化模块029，第29级栅极信号线2029和第5级时钟信号线105之间设有一个第29转化模块029；并且，多级第一栅极连接线60中每一级第一栅极连接线的一端分别与对应的栅极信号线连接，以获取相应的栅极信号。

在一实施例中，如图8-9所示，所述多级时钟信号线10中部分时钟信号线与所述多个第一下拉模块连接，所述栅极驱动电路00还包括：多级下拉连接线70，所述多级下拉连接线70也位于所述第二区域06，所述多级下拉连接线70和所述部分时钟信号线一一对应，所述多级下拉连接线70中每一级下拉连接线的两端连接对应的一级时钟信号线和对应的至少一个第一下拉模块。具体的，所述多级下拉连接线70包括第1级下拉连接线701至第4级下拉连接线704，且所述第1级下拉连接线701至所述第4级下拉连接线704分别电性连接第1级时钟信号线101、第3级时钟信号线103、第5级时钟信号线105、第7级时钟信号线107。

在一实施例中，如图8所示，所述栅极驱动电路00可以通过将多级奇数级的时钟信号连接对应的第一下拉模块以下拉所述多级栅极信号，此处以所述多级栅极信号线20包括第1级栅极信号线201至第24级栅极信号线2024，以及所述多级第一栅极连接线60包括第1级第一栅极连接线601至第24级第一栅极连接线6024为例进行说明。如表1所示，此处以栅极信号的总级数为24级为例进行说明，故w1可以依次取遍0、1、2，“ab”表示第一下拉模块，“a1端”和“b1端”分别表示任一第一下拉模块的第二输出端303和第一输出端302。

表1

具体的，根据上文关于图2的相关分析可知：若k％8为奇数，则所述第k级栅极信号线连接其中一第一下拉模块的第一输出端302，并且所述第一下拉模块的第一输入端301连接第(k％8)级时钟信号线，例如表1中，第(8*w1+p1)级栅极信号g(8*w1+p1)通过ab的b1端以被第p1级时钟信号ck(p1)拉低，对应的，如图8所示，第(8*w1+p1)级栅极信号线20(8*w1+p1)连接第一下拉模块的第一输出端302以被第p1级时钟信号线10(p1)拉低，其中，所述p1可以依次取遍1、3、5；反之，若k％8为偶数，则所述第k级栅极信号线连接其中一第一下拉模块的第二输出端303，并且所述第一下拉模块的第一输入端301连接第[(k％8)+3+8*g1]级时钟信号线，例如表1中，第(8*w1+q1)级栅极信号g(8*w1+q1)通过ab的a1端以被第[(k％8)+3+8*g1]级时钟信号ck[(k％8)+3+8*g1]拉低，对应的，如图8所示，第(8*w1+q1)级栅极信号线20(8*w1+q1)连接第一下拉模块的第二输出端303以被第[(k％8)+3+8*g1]级时钟信号线10[(k％8)+3+8*g1]拉低，其中，所述p1依次取遍2、4、6。其中，所述[(k％8)+f+g1*t]为不小于1且不大于所述8的奇数。

综上所述，如图8和表1所示，将所述24级栅极信号线划分为三个周期，每个周期遍历8级连续的栅极信号线，且每两级栅极信号线可以根据上述连接关系共用一个第一下拉模块，因此没有冗余的起始级栅极信号线和结束级栅极信号线需要单独使用所述第一下拉模块、所述第二下拉模块或者所述第三下拉模块。

在一实施例中，所述栅极驱动电路00也可以通过将多级偶数级的时钟信号连接对应的第一下拉模块以下拉所述多级栅极信号。具体连接关系和信号下拉关系可以参考上文图3的相关描述以及关于“所述栅极驱动电路00可以通过将多级奇数级的时钟信号连接对应的第一下拉模块以下拉所述多级栅极信号”的相关描述。

在一实施例中，如图9所示，所述栅极驱动电路00可以通过将多级奇数级的时钟信号连接对应的第一下拉模块、对应的第二下拉模块以及对应的第三下拉模块以下拉所述多级栅极信号，此处以所述多级栅极信号线20包括第1级栅极信号线201至第32级栅极信号线2032，以及所述多级第一栅极连接线60包括第1级第一栅极连接线601至第32级第一栅极连接线6032为例进行说明。如表2所示，此处以栅极信号的总级数为32级为例进行说明，故w2可以依次取遍0、1、2、3，“ab”表示第一下拉模块、“a”表示第二下拉模块、“b”表示第三下拉模块，“a1端”和“b1端”分别表示任一第一下拉模块的第二输出端303和第一输出端302，“a2端”表示任一第二下拉模块的第三输出端402，“b2端”表示任一第三下拉模块的第四输出端502。

表2

具体的，当所述栅极驱动电路00还包括第二下拉模块和第三下拉模块时，根据上文关于图6-7的相关分析可知：

若k％8为奇数，则所述第k级栅极信号线连接其中一第一下拉模块的第一输出端302，并且所述第一下拉模块的第一输入端301连接第(k％8)级时钟信号线，例如表2中，第(8*w2+p2)级栅极信号g(8*w2+p2)通过ab的b1端以被第p2级时钟信号ck(p2)拉低，对应的，如图9所示，第(8*w2+p2)级栅极信号线20(8*w2+p2)连接第一下拉模块的第一输出端302以被第p2级时钟信号线10(p2)拉低，其中，所述p2可以依次取遍1、3、5，例如图9中，仅以第1、3、5、7、9……25、27级栅极信号线均连接其中一第一下拉模块的第一输出端302以被对应的时钟信号线拉低为例；

或者所述第k级栅极信号线连接其中一第三下拉模块的第四输出端502，并且所述第三下拉模块的第三输入端501连接第(k％8)级时钟信号线，例如表2中，第(8*w2+p2)级栅极信号g(8*w2+p2)通过b的b2端以被第p2级时钟信号ck(p2)拉低，对应的，如图9所示，第(8*w2+p2)级栅极信号线20(8*w2+p2)连接第三下拉模块的第四输出端502以被第p2级时钟信号线10(p2)拉低，其中，所述p2可以依次取遍1、3、5，例如图9中，在上述实施例的基础上，仅第29、31级栅极信号线均连接其中一第三下拉模块的第四输出端502以被对应的时钟信号线拉低为例；

反之，若k％8为偶数，则所述第k级栅极信号线连接其中一第一下拉模块的第二输出端303，并且所述第一下拉模块的第一输入端301连接第[(k％8)+3+8*g1]级时钟信号线，例如表2中，第(8*w2+q2)级栅极信号g(8*w2+q2)通过ab的a1端以被第[(k％8)+3+8*g1]级时钟信号ck[(k％8)+3+8*g1]拉低，对应的，如图9所示，第(8*w2+q2)级栅极信号线20(8*w2+q2)连接第一下拉模块的第二输出端303以被第[(k％8)+3+8*g1]级时钟信号线10[(k％8)+3+8*g1]拉低，其中，所述q2可以依次取遍2、4、6，具体的，例如图9中，仅以第6、8、10……30、32级栅极信号线均连接其中一第一下拉模块的第二输出端303以被对应的时钟信号线拉低为例；

或者所述第k级栅极信号线连接其中一第二下拉模块的第三输出端402，并且所述第二下拉模块的第二输入端402连接第[(k％m)+f+g2*t]级时钟信号线，例如表2中，第(8*w2+q2)级栅极信号g(8*w2+q2)通过a的a2端以被第[(k％8)+3+8*g1]级时钟信号ck[(k％8)+3+8*g1]拉低，对应的，如图9所示，第(8*w2+q2)级栅极信号线20(8*w2+q2)连接第二下拉模块的第三输出端402以被第[(k％8)+3+8*g1]级时钟信号线10[(k％8)+3+8*g1]拉低，其中，所述q2可以依次取遍2、4、6，具体的，例如图9中，仅以第2、4级栅极信号线均连接其中一第二下拉模块的第三输出端402以被对应的时钟信号线拉低为例。

综上所述，如图9和表2所示，将所述24级栅极信号线划分为三个周期以及若干个零散的栅极信号线，左侧开始的第4级栅极连接线604和第2级栅极连接线602可以均连接所述第二下拉模块；后续每个周期遍历8级非连续的栅极信号线，可以根据上述连接关系进行排序，使得每相邻的两级栅极信号线共用一个第一下拉模块；那么第三个周期之后，第(8*3+7)级栅极信号线20(8*3+7)和第(8*3+5)级栅极信号线20(8*3+5)无法被周期性排布的第一下拉模块覆盖，即第31级栅极信号g(31)和第29级栅极信号g(29)可以连接所述第三下拉模块。

在一实施例中，所述栅极驱动电路00也可以通过将多级偶数级的时钟信号连接对应的第一下拉模块、第二下拉模块以及第三下拉模块以下拉所述多级栅极信号。具体连接关系和信号下拉关系可以参考上文图3的相关描述以及关于“所述栅极驱动电路00可以通过将多级奇数级的时钟信号连接对应的第一下拉模块、第二下拉模块以及第三下拉模块拉所述多级栅极信号”的相关描述。

可以理解的，无论所述多级下拉连接线电性连接奇数级或者偶数级的时钟信号线，均使得所述多级下拉连接线的数目、用于连接所述多级下拉连接线和所述多级时钟信号线的连接线的数目较少，可以占用较少的所述显示面板100的两侧区域的面积，提高了所述显示面板100的屏占比。

在一实施例中，如图8-9所示，所述显示面板还包括多个像素驱动单元，所述多个像素驱动单元阵列排布于所述显示区04，所述栅极驱动电路还包括：多级第二栅极连接线，所述多级第二栅极连接线和所述多级第一栅极连接线相交设置，所述多级第二栅极连接线和所述多级第一栅极连接线一一对应，所述多级第二栅极连接线的连接对应的一行或者一列像素驱动单元；多个连接点，所述多级第二栅极连接线中每一级第二栅极连接线和对应的第一栅极连接线的相交处设有一个连接点，所述多个连接点用于电性连接对应的第一栅极连接线和对应的第二栅极连接线。

进一步的，根据如图5-6的相关描述可知：在所述第二下拉模块的第二输入端401的信号和对应的第一下拉模块的第一输入端301的信号相同的前提下，所述第三电容404的远离所述第三开关晶体管403的一端可以连接对应的第一下拉模块的反相端309，以共用对应的第一下拉模块的反相器305。因此，如图9所示，例如由左至右的第1个第二下拉模块和第4个第一下拉模块均连接第4级下拉连接线704，因此，由左至右的第1个第二下拉模块中的第三电容404的远离所述第三开关晶体管403的一端405可以连接第4个第一下拉模块的反相端309。当然，若其中一第二下拉模块的第二输入端401的信号和其中一第三下拉模块的第三输入端501的信号相同，所述第二下拉模块也可以共用对应的第三下拉模块中的第二反相器503。

在一实施例中，如图8-9所示，所述显示面板100还包括多个像素驱动单元，所述多个像素驱动单元阵列排布于所述显示区04，所述栅极驱动电路00还包括：多级第二栅极连接线80，所述多级第二栅极连接线80和所述多级第一栅极连接线60相交设置，所述多级第二栅极连接线80和所述多级第一栅极连接线60一一对应，所述多级第二栅极连接线80中每一级第二栅极连接线连接对应的一行或者一列像素驱动单元；多个连接点90，所述多级第二栅极连接线80中每一级第二栅极连接线和对应的第一栅极连接线的相交处设有一个连接点，所述多个连接点90用于电性连接对应的第一栅极连接线和对应的第二栅极连接线。

其中，如图8-9所示，所述多级第一栅极连接线60沿着水平方向平行排列，所述多级第二栅极连接线80沿着竖直方向平行排列，所述多个连接点90的本质可以包括过孔以及设于所述过孔中的连接体，每一个连接体连接位于不同层的对应的第一栅极连接线和对应的第二栅极连接线，每一级第二栅极连接线对应的一行像素驱动单元。对于任意不小于1且不大于所述n的正整数n而言，第n级第一栅极连接线60n纵向设置，第n级第一栅极连接线60n的两端分别连接第n级栅极信号线20n和对应的下拉模块，第n级第二栅极连接线80n横向设置，第n级第二栅极连接线80n和第n级第一栅极连接线60n的相交处设有第n个连接点90n，所述第n个连接点90n用于电性连接第n级第二栅极连接线80n和第n级第一栅极连接线60n，且第n级第二栅极连接线80n连接第n行像素驱动单元。

具体的，例如图8所示，第20级第二栅极连接线8020和第20级第一栅极连接线6020的相交处设有第20个连接点9020，所述第20个连接点9020用于电性连接第20级第二栅极连接线8020和第20级第一栅极连接线6020，且第20级第二栅极连接线8020连接第20行像素驱动单元；又例如图9所示，第25级第二栅极连接线80250和第25级第一栅极连接线6025的相交处设有第25个连接点9025，所述第25个连接点9025用于电性连接第25级第二栅极连接线8025和第25级第一栅极连接线6025，且第25级第二栅极连接线8025连接第25行像素驱动单元。

需要注意的是，对比图8-9可知，图8的实施例中部分连接点的距离过近，可能导致所述部分连接点之间发生短路或者所述部分连接点传输的信号相互干扰，但是图9的实施例中除了最左侧的两个连接点和最右侧的两个连接点外，其余的连接点都均匀分布且间隔较大，有效地避免了以上问题。

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