电位平移电路及具有电位平移电路的显示装置的制作方法

本发明涉及一种电位平移电路及具有电位平移电路的显示装置。

背景技术：

通常显示器包括显示面板和用于驱动显示面板显示图像的显示驱动电路。设置于非显示区域内的驱动电路通常具有电位平移电路。电位平移电路用于将低电压域的信号转换为高电压域的信号或将高电压域的信号转换为低电压域的信号，以实现不同电压域内的信号传递。电位平移电路包括差动输入电路、栓锁电路、电流限制电路以及电压屏蔽电路。差动输入电路包括正向输入端和反向输入端。栓锁电路包括正向输出端和反向输出端。电流限制电路用于限制流经晶体管的电流。在半压制程元件构成的单级转全正压电位平移电路中，电位屏蔽电路是用来保护半压制程元件的重点，以保护整体电路在正确操作电压范围。通常情况下，屏蔽电压靠近中压设置，而电位屏蔽电路中晶体管的衬底电压也会靠近中压。但，屏蔽电压越靠近中压，则电位平移电路的转态速度越慢，当为了提高电位平移电路的转态速度而让屏蔽电压远离中压，但位于电位屏蔽电路和差动输入电路之间的屏蔽点会导致屏蔽晶体管的衬底漏电的问题，如何兼顾转态速度且防止屏蔽晶体管漏电成为亟待解决的技术问题。

技术实现要素：

有鉴于此，有必要提供一种电位平移电路以及具有电位平移电路的显示装置，旨在解决现有技术中兼顾转态速度且防止屏蔽晶体管漏电的技术问题。

一种电位平移电路，用于将低电压域的信号转换为高电压域的信号；所述电位平移电路包括：

差动输入电路，具有第一输入晶体管和第二输入晶体管；

栓锁电路，具有第一输出端以及第二输出端；

电流限制电路，与所述栓锁电路电性连接；所述电流限制电路用于限制流过所述栓锁电路的电流；

电压屏蔽电路，电性连接于所述差动输入电路和所述栓锁电路之间；所述电压屏蔽电路包括第一屏蔽晶体管、第二屏蔽晶体管、第三屏蔽晶体管以及第四屏蔽晶体管；所述第一屏蔽晶体管和所述第二屏蔽晶体管串联连接于所述第一输入晶体管和所述第二输出端之间，所述第一屏蔽晶体管的源极与所述第二屏蔽晶体管的源极电性连接；所述第三屏蔽晶体管和所述第四屏蔽晶体管串联连接于所述第二输入晶体管和所述第一输出端之间，所述第三屏蔽晶体管的源极与所述第四屏蔽晶体管的源极电性连接；所述第一屏蔽晶体管的栅极和所述第三屏蔽晶体管的栅极接收第一电压，所述第二屏蔽晶体管的栅极和所述第四屏蔽晶体管的栅极接收第二电压；所述第一屏蔽晶体管的衬底和所述第三屏蔽晶体管的衬底接收第三电压，所述第二屏蔽晶体管的衬底和所述第四屏蔽晶体管的衬底接收第四电压；其中，所述第一电压大于所述第二电压；所述第四电压大于所述第三电压。

一种显示装置，具有电位平移电路；所述电位平移电路将低电压域的信号转换为高电压域的信号；所述电位平移电路包括：

差动输入电路，具有第一输入晶体管和第二输入晶体管；

栓锁电路，具有第一输出端以及第二输出端；

电流限制电路，接收驱动电压，且与所述栓锁电路电性连接；所述电流限制电路用于限制流过所述栓锁电路的电流；

电压屏蔽电路，电性连接于所述差动输入电路和所述栓锁电路之间；所述电压屏蔽电路包括第一屏蔽晶体管、第二屏蔽晶体管、第三屏蔽晶体管以及第四屏蔽晶体管；所述第一屏蔽晶体管和所述第二屏蔽晶体管串联连接于所述第一输入晶体管和所述第二输出端之间，所述第一屏蔽晶体管的源极与所述第二屏蔽晶体管的源极电性连接；所述第三屏蔽晶体管和所述第四屏蔽晶体管串联连接于所述第二输入晶体管和所述第一输出端之间，所述第三屏蔽晶体管的源极与所述第四屏蔽晶体管的源极电性连接；所述第一屏蔽晶体管的栅极和所述第三屏蔽晶体管的栅极接收第一电压，所述第二屏蔽晶体管的栅极和所述第四屏蔽晶体管的栅极接收第二电压；所述第一屏蔽晶体管的衬底和所述第三屏蔽晶体管的衬底接收第三电压，所述第二屏蔽晶体管的衬底和所述第四屏蔽晶体管的衬底接收第四电压；其中，所述第一电压大于所述第二电压；所述第四电压大于所述第三电压。

基于上述结构的电位平移电路以及具有电位平移电路的显示装置，同时通过在第一屏蔽晶体管和第三屏蔽晶体管的衬底提供第三电压，第二屏蔽晶体管和第四屏蔽晶体管的衬底提供第四电压，设定第四电压大于第三电压以增大电位屏蔽电路中晶体管衬底pn结面逆偏的范围，藉此可设计电位屏蔽电路的第一电压和所述第二电压的压差可变大进而提升电位平移电路的转换速度。

附图说明

图1为一种较佳实施方式之显示装置的模块示意图。

图2为图1中电位平移电路的模块示意图。

图3为图2中电位平移电路的等效电路图。

主要元件符号说明

显示装置100

扫描驱动电路110

数据驱动电路120

时序控制器130

显示区域101

非显示区域103

扫描线s1-sn

数据线d1-dm

像素单元20

电位平移电路200

差动输入电路201

栓锁电路203

电流限制电路205

电压屏蔽电路207

第一输入端in

第二输入端inb

第一输入晶体管m1

第二输入晶体管m2

第一输出晶体管m3

第二输出晶体管m4

第一输出端out

第二输出端outb

第一晶体管m5

第二晶体管m6

第一屏蔽晶体管m7

第二屏蔽晶体管m8

第三屏蔽晶体管m9

第四屏蔽晶体管m10

第一结点n1

第二结点n2

第三结点n3

第四结点n4

第一电压v1

第二电压v2

第三电压v3

第四电压v4

电源电压avdd

偏置电压vp

如下具体实施方式将结合上述附图进一步说明本发明。

具体实施方式

为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

本发明的说明书及上述附图中的术语“第一”、“第二”和“第三”等是用于区别不同对象，而非用于描述特定顺序。此外，术语“包括”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或模块的过程、方法、系统、产品或设备没有限定于已列出的步骤或模块，而是可选地还包括没有列出的步骤或模块，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或模块。

下面结合附图对本发明电位平移电路及具有电位平移电路的显示装置的具体实施方式进行说明。请参阅图1，图1是本发明一实施例的显示装置100的等效模块示意图。显示装置100定义有显示区域101以及围绕所述显示区域101设置的非显示区域103内。显示区域101内包括多条扫描线s1-sn以及多条数据线d1-dm。其中，n，m为正整数。多条扫描线s1-sn沿第一方向x延伸且相互平行设置，多条的数据线d1-dm沿第二方向y延伸且相互平行设置，多条扫描线s1-sn与多条数据线d1-dm相互绝缘并呈网格交叉设置，定义出多个呈矩阵排列的像素单元20。

显示装置100包括扫描驱动电路110、数据驱动电路120以及时序控制器130。每一列像素单元20通过一条扫描线sn与扫描驱动电路110电性连接，每一行像素单元20通过一条数据线dm与数据驱动电路120电性连接。时序控制器130分别与扫描驱动电路110以及数据驱动电路120电性连接。时序控制器130产生多个同步控制信号给扫描驱动电路110以及数据驱动电路120。多个同步控制信号可包括周期性的同步控制信号和非周期性的同步控制信号。多个同步控制信号包括垂直同步信号(verticalsynchronization,vsync)、水平同步信号(horizontalsynchronization,hsync)以及数据使能信号(dataenable,de)。在本实施方式中，时序控制器130提供时钟信号给扫描驱动电路110。扫描驱动电路110提供扫描信号至多条扫描线s1-sn以扫描像素单元20。数据驱动电路120用于提供图像信号给多条数据线d1-dm以显示图像。其中，图像信号为数字信号，其由低电平(例如逻辑0)和高电平(例如逻辑1)构成。在本实施方式中，扫描驱动电路110设置于显示区域的上方，数据驱动电路120设置于显示区域的左侧。

数据驱动电路120包括电位平移电路200。请一并参阅图2，其为本发明的电位平移电路200的模块示意图。电位平移电路200用于将低电压域的图像信号转换为高电压域的转换信号并提供给像素单元20。在本发明的至少一个实施例中，电位平移电路200应用于半压制程元件构成的电路结构中。在本发明的至少一个实施例中，高电压域内的电源电压avdd可以大于低电压域内的电源电压。高电压域可包括低电平、中间电平以及高电平。其中，中间电平位于低电平和高电平之间。在本发明的至少一个实施例中，在高电压域中，低电平可以为0伏，中间电平可以为6伏，高电平可以为12伏；在低电压域中，低电平可以为0伏，高电平可以为1.8伏。在其他实施方式中，高电压域中的中间电平还可根据需求设置为其他数值。电位平移电路200包括差动输入电路201、栓锁电路203、电流限制电路205以及电压屏蔽电路207。

请一并参阅图3，其为电位平移电路200的等效电路图。

差动输入电路201具有第一输入端in以及第二输入端inb。其中，输入信号提供给第一输入端in，并经反相器(图未示)反相后提供给第二输入端inb。差动输入电路201包括第一输入晶体管m1和第二输入晶体管m2。第一输入晶体管m1的栅极与第一输入端in电性连接，第一输入晶体管m1的栅极与第二输入端inb电性连接，第一输入晶体管m1的源极和和第二输入晶体管m2的源极同时与接地端电性连接，第一输入晶体管m1的漏极和第二输入晶体管m2的漏极分别与电压屏蔽电路207电性连接。在本发明的至少一个实施方式中，第一输入晶体管m1和第二输入晶体管m2可以为nmos晶体管。

栓锁电路203具有第一输出端out以及第二输出端outb。栓锁电路203包括第一输出晶体管m3和第二输出晶体管m4。第一输出晶体管m3的栅极与第一输出端out电性连接，第二输出晶体管m4的栅极与第二输出端outb电性连接，第一输出晶体管m3的源极和和第二输出晶体管m4的源极同时与电流限制电路205电性连接，第一输出晶体管m3的漏极与第二输出端outb电性连接，第二输出晶体管m4的漏极与第一输出端out电性连接。在本发明的至少一个实施方式中，第一输出晶体管m3和第二输出晶体管m4可以为pmos晶体管。

电流限制电路205电性连接于栓锁电路203。电流限制电路205用于限制流经第一输出晶体管m3和第二输出晶体管m4的电流。电流限制电路205包括第一晶体管m5和第二晶体管m6。第一晶体管m5的栅极和第二晶体管m6的栅极接收偏置电压vp。第一晶体管m5的源极和第二晶体管m6的源极分别接收电源电压avdd。第一晶体管m5的漏极与第一输出晶体管m3的源极电性连接，第二晶体管m6的漏极与第二输出晶体管m4的源极电性连接。在本发明的至少一个实施方式中，第一晶体管m5和第二晶体管m6可以为pmos晶体管。

电压屏蔽电路207电性连接于差动输入电路201和栓锁电路203之间。电压屏蔽电路207用于根据第一电压v1和第二电压v2控制电位平移电路200的转换速度。电压屏蔽电路207包括第一屏蔽晶体管m7、第二屏蔽晶体管m8、第三屏蔽晶体管m9以及第四屏蔽晶体管m10。第一屏蔽晶体管m7和第二屏蔽晶体管m8串联连接于第一输入晶体管m1的漏极和第二输出端outb之间，第三屏蔽晶体管m9和第四屏蔽晶体管m10串联连接于第二输入晶体管m2的漏极和第一输出端out之间。第一屏蔽晶体管m7的栅极和第三屏蔽晶体管m9的栅极接收第一电压v1，第二屏蔽晶体管m8的栅极和第四屏蔽晶体管m10的栅极接收第二电压v2。其中，第一电压v1大于第二电压v2。第一屏蔽晶体管m7的源极与第二屏蔽晶体管m8的源极通过第三结点n3电性连接，第三屏蔽晶体管m9的源极和第四屏蔽晶体管m10的源极通过第四结点n4电性连接。第一屏蔽晶体管m7的漏极与第二输出端outb电性连接。第二屏蔽晶体管m8的漏极通过第一结点n1与第一输入晶体管m1的漏极电性连接。第三屏蔽晶体管m9的漏极与第一输出端out电性连接。第四屏蔽晶体管m10的漏极通过第二结点n2与第二输入晶体管m2的漏极电性连接。第一屏蔽晶体管m7的衬底和第三屏蔽晶体管m9的衬底接收第三电压v3，第二屏蔽晶体管m8的衬底和第四屏蔽晶体管m10的衬底接收第四电压v4。其中，第三电压v3小于第四电压v4。在本发明的至少一个实施方式中，第一屏蔽晶体管m7和第三屏蔽晶体管m9可以为nmos晶体管，第二屏蔽晶体管m8和第四屏蔽晶体管m10可以为pmos晶体管。在本发明的至少一个实施方式中，在第三电压v3和第四电压v4中的一者可设定为中间电平。在第三电压v3为中间电平时，第四电压v4需大于中间电平。在第四电压v4为中间电平时，第三电压v3需小于中间电平。

在低电压域的输入信号由低电平切换为高电平的过程中，第一输入晶体管m1逐步导通，第二输入晶体管m2逐步截止。第三结点n3的电压逐步下降，直至第三结点n3的电位为第二电压v2和第二屏蔽晶体管m8的阈值电压vth之和。同时，栓锁电路203中第二输出端outb的电压也逐步下降至接近第三结点n3的电压。因此，第四结点n4的电压逐步上升，直至第四结点的电位为第一电压v1和第三屏蔽晶体管m9的阈值电压vth之差。在低电压域的输入信号由高电平切换为低电平的过程中，第二输入晶体管m2逐步导通，第一输入晶体管m1逐步截止。第四结点n4的电压逐步下降，直至第四结点的电位为第二电压v2和第四屏蔽晶体管m10的阈值电压vth之和。同时，栓锁电路203中第一输出端out的电压也逐步下降至接近第四结点n4的电压，因此，第三结点n3的电压逐步上升，直至第三结点n3的电位为第一电压v1和第一屏蔽晶体管m7的阈值电压vth之差。为了提高转态速度，第一电压v1和第二电压v2通常会远离中间电平，再通过设计适合的第三电压v3和第四电压v4控制第一至第四屏蔽晶体管m7-m10的衬底间的pn接面逆偏，以防止第一至第四屏蔽晶体管m7-m10漏电。同时，根据需求的转态速度设计第一电压v1和第二电压v2后，通过设置第一电压v1与第四电压v4相等，且设置第二电压v2与第三电压v3相同，进而可实现第三结点n3和第四结点n4的电压在第一电压v1和第二电压v2之间。同时，由于第一电压v1与第四电压v4相等，且设置第二电压v2与第三电压v3相同，因此，也同时控制第一至第四屏蔽晶体管m7-m10的衬底间的pn接面逆偏，可防止第一至第四屏蔽晶体管m7-m10漏电。藉此方法同时达到兼顾转态速度和漏电的考虑。

本技术领域的普通技术人员应当认识到，以上的实施方式仅是用来说明本发明，而并非用作为对本发明的限定，只要在本发明的实质精神范围之内，对以上实施例所作的适当改变和变化都落在本发明要求保护的范围之内。

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